Xcell China 26 - (Page 10) 技 術 專 欄 用於高性能數據轉換器的 Virtex-5 FPGA 技 術 掌控 Virtex-5 器件 DSP 資源，連通模擬計算世界 作者：Luc Langlois Avnet EM DSP 部門全球技術營銷經理 luc.langlois@avnet.com 快速採樣率有若干好處，包括對寬帶 信號進行數字化處理的能力、較低的抗 混濾波器複雜性和較低的噪聲功率頻譜 密度。結果則是系統 SNR 的提高。您所 面臨的挑戰是如何在數據轉換器和 FPGA 之間實現高速接口，同時還要在 FPGA 的 整個信號處理鏈中維持同一個 SNR。 在 FPGA 中採集數字 ADC 數據之前， 須慎之又慎，盡量將數據轉換器採樣時 鐘的抖動降至最低。抖動會降低 SNR， 程度依相關的信號帶寬而定。例如， 對於擴展到 100 MHz 的信號帶寬，要 維持 74 dB 的 SNR (大約 12 個有效位 (ENOB))，需要最大不超過 300 fs（毫微 微秒）的時鐘抖動。現代 ADC 提供了巧 妙的接口，能簡化將干凈的低抖動時鐘 分布在板上的過程。讓我們來分析一下 用於實現這些接口的 Virtex-5 FPGA 的關 鍵功能。 高性能 ADC 接口 高性能 ADC 採樣率常常高於為避免 混淆而必需的最低採樣率，通稱奈奎斯 特採樣率，其定義為模擬輸入信號中最 高頻率成分的兩倍。進入 FPGA 的高度過 採樣數字信號並不需要在整個信號處理 鏈中維持快速採樣率，它可以用高質量 的抽取濾波器抽取，而在數字域中造成 的失真小到可以忽略不計。這使我們在 接下來的處理階段可以擁有較慢的系統 時鐘，其好處是簡化時序收斂、降低功 耗。 TM Xilinx Virtex-5 和 Spartan -3A DSP FPGA 近年來，人們渴求在通訊、視頻、 儀器系統中擁有更高帶寬和分辨率，胃 口始終不減，推動了高性能混合信號數 據轉換器的發展。對於竭力維持信號處 理鏈中這些器件的極高信噪規格的設 計人員而言，這無疑是個難題。Xilinx TM ® 提供了理想的資源，便於採用通稱為多 相分解的技術實現針對快速 ADC 的高性 能抽取濾波器。多相抽取濾波器通過將 DSP 負荷分配到一組 D 個子濾波器中來實 現採樣率改變，其中 D = 抽取率。每個子 濾波器只需保持 fs/D 的吞吐量，這是來 自 ADC 的快速輸入採樣率 fs 的一部分。 由於抽取濾波器常常是數字處理的第 一階段，它需要最接近 FPGA 引腳的最高 性能資源。Virtex-5 FPGA 的輸入/輸出模 塊包含一個直接從 FPGA 輸入緩衝器驅動 的 IDDR（輸入雙倍數據速率寄存器）。 幾種不同的信號標準均得到支持，包括 LVDS，此信號標準能提供極好的板級抗擾 度，並可保持超過 1 Gbps 的數據率。 Virtex -5 FPGA 在涵蓋整個設計階段（從 系統級探索到最後的實現）的高效開發 工具的支持下，提供了專為高性能混合 信號系統所用的豐富資源。 數據轉換器的關鍵規格 典型的混合信號處理鏈起始於模數轉 換器 (ADC)。現代高性能 12 位和 14 位的 ADC 採樣率擴展到了數百個 MSPS（百萬 次採樣/每秒）。例如，Texas Instruments ADS5463 ADC 提供 12 位、500 MSPS 的採 樣率，頻率 500Hz 時信噪比 (SNR) 為 64.5 滿刻度分貝 (dBFS)。 ©2007 Xilinx Inc. 版權所有。XILINX、Xilinx 標誌以及本文件中包括的其他品牌名稱，是 Xilinx, Inc. 的商標。所有其他商標都是其各自所有者的財產。 2007年秋季刊 10
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