Xcell China 26 - (Page 44) 技 術 長 廊 耗 省 片 片 的 。 换， 节 的写数 包 ， 制包的大 用 的 。 4或 8 40 节。如 12 ， 包。数 ， 送其 。 节，如 包 160 扩 包 送的 的 FX 块 64 列。 的 制包，64 的核。 。在我 器 按 制包 用 附 数 数 包 用来处理 （96 HyperTransport 概 HyperTransport ，有 HT 1.05，2004 2006 遵 4 月 HT 3.0 。 HT 2.0b 。 HT 2.0b 器 成。 ：C A D （ （ 制） 分 用来 CAD HyperTransport 8、16 或 32 所 。 向 CLK Transport 用 的各 。 送。 CAD 的， 的大 HT 2.0 MHz 到 1.4 GHz 的 率 用的 电 MHz， 的性 的性 。 器 ， 化， 所有 HyperTransport 耦，包 的 ： 制 。 、 。 或 包 列 。 送 ，然 送 16 即 8 根 条 ，其 。BIOS 器 共 条 的 的频率 所有 HyperTransport 数。 均 分 制包 包用 收器 包。 。 的数 关。所有 （32 ，HyperTransport 频率， 2.6 GHz。CAD 持 用 ，频率最 ，所有器 频率 器 所有器 器 在 200 的 数 32 包 ）。在 200 数 在 HT 3.0 ，CAD 的 CLK（ 数 包， 的 持 的 CAD 的 。如 的 CAD 即 条 ，则包 的 关联 C L K 的 。 由 分 、地址 数 ）、C T L ）。CAD CTL 数 包。 2、4、 ，如表 1 Hyper单向 HyperTransport 的 Opteron 处理器均 范。HT 3.0 器 ， 文 或 版 包的数 ：2001 HT 2.0， 包）。 用 64 的大 有效 数 节。 数 的 包 处 荷数 包 地址 地址，则扩 然，我 的 标 构 的 ，最 数4 频率 块 的 32 面 的 最 入包 用 包，所 面， 制包的 200 MHz。 内 频率 有 频率 码， 题 合理的 码单元 限制 I/O 用的 Xilinx® Virtex™ -4 400 化/ 特 。 最 杂的单元， 包 入 制 单元。 或 96 到 数 。 要 处理 数 MHz 化， 块， 。Xilinx SERDES 到 200 MHz。 包最大 在 DDR，HT400 即由 隔 32 制包， SERDES AMD Dual Opteron Processor AMD64 CPU Core AMD64 CPU Core 核的 成 我 的 L1 I Cache L1 D Cache L1 I Cache L1 D Cache 列或 HyperTransport 核单元。由 入的 32 用 分。 题 ，我 。H T 4 0 0 内 频率 用 需 化 。 的 100 MHz 的 版 的 大 码 64 L2 Cache L2 Cache System Request Queue Crossbar Memory HyperTransport 用核，HT200 Memory Controller HTX I/O Bridge PCI-X 表 核（ 1 – 具有 HTX PCI-X 的 核处理器的框 Opteron 1 化 HT400 利 ） ，如表 到用 HT200 版 用率） （ 的 内 HyperTransport 11 我的 持8 要 的 Opteron 处理器 制包 送具有 制由 面 1 GHz。在 Opteron 有数 先 的 。否则， 制 制包。 执 。 的 急 用的 。核的 2所 ： 的入 周。 制包。 周， 需7 HyperTransport FPGA 的 要 题 ： 所指 收 FPGA 在 列 制来 向 核 ， 的 HT200 核 的最 即 。HT400 。 有关 核处 核 其性 阶， HyperTransport 核有 HyperTransport HyperTransport 用 包 道。 用 ， 列， 用有效 送 允 NIC 大 性 EXTOLL 的 的 的研 。我 构 研 ，我 的研 NIC。 性 用 HyperTransport HyperTransport 核。 2007年秋季刊 44
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