Xcell China 26 - (Page 6) 技 術 專 欄 Device A Device B Lane 0 Lane 1 Incoming Packet Stream Interlaken Transmitter Lane n-1 Lane n Stripe Data Across n Lines Lane 0 Lane 1 Interlaken Receiver Lane n-1 Lane n Reassemble Data From n Lanes Outgoing Packet Stream 同的用戶端邏輯。現在，您在構建 10G 設計時就可以知道，在此設計擴展到 20G、40G 及更高之後，您的配置軟件和 FPGA 架構不需要更改。即使您決定更改 SERDES 速率或通道數量，用戶端接口仍 不會受到影響。通過一個單獨的、高度 優化的包，IIPC 為您提供了一種既適用 於現在又面向未來的解決方案。 圖 2 – 典型芯片對芯片實現（僅顯示單向鏈路） 帶寬 12.5 Gbps 25 Gbps 50 Gbps MGT 通道 4 8 16 MGT 速率 3.125 Gbps 3.125 Gbps 3.125 Gbps 邏輯 LUT 9,000 18,000 32,500 Block RAM 5 5 5 易用性 使用 IIPC 與為 FPGA 通電一樣簡單， 只須設置配置寄存器、將核復位，然後 等待核發出准備就緒信號。IIPC 可自動 與其他器件通訊，並在建立鏈路完整性 之後設置狀態信號。您只需監控此狀態 信號並在包置位之後開始發送包。 IIPC 可處理 Interlaken 的所有詳情，包 括字和通道自動對齊以及擾碼器/解擾器 自動同步。另外，IIPC 還可執行完整的 協議校驗和錯誤處理。它能從所有錯誤 條件中恢復（任意數量的位錯誤都能被 檢出並適當處理，無一遺漏）並且絕不 會違反用戶端協議。 錶 1 – 配置和 Virtex-5 LXT 資源利用率 圖 2 所示為一個典型的芯片對芯片 實現。包數據由發送器件按任意數量的 高速串行通道條帶化，然後，由接收器 件重新組合。此協議獨立於 SERDES 通道 的數量和 SERDES 速率，使得其性能與 SERDES 通道數量成比例。以一個 10 Gbps 系統為例，使用四個以 3.125 Gbps 運行 的千兆位級收發器 (MGT)，我們可以構建 一個總原始帶寬達 12.5 Gbps 的接口，它 可以為協議的額外開銷留下充足余地， 並發送 10 Gbps 的實際有效載荷。將接口 擴展到 20G 只需將 MGT 的數量加倍 (達 到 8)；帶寬會相應地擴展。 部分，因為它針對每個通道復制。每個 通道都包含一個 gear box、CRC32 和解擾 器/擾碼器模塊。傳統上，通過 FPGA 技 術實現這些功能成本很高。但是，我們 對這些功能的實現通過一種可使電路非 常緊湊且高效的方法充分利用了 Virtex-5 器件的六輸入 LUT。 條帶化和重新組合邏輯執行所需 MUXing，以在用戶端接口和通道電路 間傳輸數據，並處理鏈路級功能。儘管 條帶化和重新組合邏輯占據的面積相對 較小，但它必須處理接口的總體帶寬， 因此是最為時序關鍵型的部件。需要特 結論 Interlaken 代錶 芯片對芯片包接口的 未來。它將最新的 SERDES 技術和一種簡 單但可靠的協議層的優點結合在一起， 定義了一種靈活並且可以擴展的互連技 Sarance 的 IIPC 系列 IIPC 是一種高度優化的 Interlaken 實 現，其構建是為了提供與協議所提供的 靈活性和可擴展性相同的性能，這與 Interlaken 的初衷完全一致。IIPC 可以按 任意數量的 SERDES 通道、任意 SERDES 速率將數據先條帶化然後重新組合， 並且支持多達 256 個信道。它完全符合 Interlaken 規範文檔 1.1 修訂版，並通過 硬件驗證，能與多個帶有 Interlaken 接口 的 ASIC 實現互操作。 錶 1 所列為以 Virtex-5 LXT FPGA 為目 標器件的三個不同 IIPC 核的器件使用率 和實現細節。 圖 3 所示為 IIPC 的框圖。在筆者寫作 此文時，IIPC 可支持多達 50 Gbps 的原始 帶寬。IIPC 分為以下兩個主要功能分區： • 針對每個 SERDES 通道採用相同的SERDES 通道邏輯 • 條帶化和重新組合邏輯以及用戶端接口 通道邏輯電路是整體 IIPC 應用的主要 別強調的是，CRC24 功能必須處理可能 高達 50 Gbps 的數據。同樣，我們已使 FPGA 的大部分硬件功能匹配非常有效、 性能很強的 CRC24 功能實現。 術。Sarance Technologies 的 IIPC 是 Interlaken 1.1 修訂版規範中專門針對 Virtex-5 FPGA 的一種優化實現。 經硬件驗證，我們的核可以與多個帶 有 Interlaken 接口的 ASIC 實現互操作，並 可以支持高達 50 Gbps 的原始帶寬。我們 的路線圖錶明，在不久的將來可以將帶 寬提高到 120 Gbps。要獲得交互式演示 平台的最近更新和信息，請發送電子郵 件到 interlaken@sarance.com 。 用戶端接口 為簡化 IIPC 與 FPGA 中其他邏輯的集 成，我們實現了一個非常簡單而直接的 用戶端接口。用於對 IIPC 傳入/傳出包數 據的總線協議與我們熟知的，類似 SPI 的 總線協議類似，這種協議常用於業界。 此配置接口包含一組配置輸入信號和一 組狀態輸出信號，可以輕易地 連接到任何處理器接口。狀態 Lane 0 信號監控鏈路的狀態，並識別 可能的配置或傳輸錯誤。 我們的用戶端接口有一項 重要功能，即對於整個 IIPC 系 列，其設置都可以一模一樣。 通過此功能，您可以獨立於 Interlaken 接口的配置或帶寬， 在自己的所有設計中實現相 Interlaken Core clkout Protocol Management, User-Side Interface dataout[255|127|63:0] mtyout[4|3|2:0] chanout[7:0] {enaout, sopout, eopout, errout} clkin rdyout datain[255|127|63:0] mtyin[4|3|2:0] chainin[7:0] {enain, sopin, eopin, errin} configuration and status bus CRC32, Scrambler/Desrambler, Gearbox Lane n 圖 3 – 框圖（SERDES 位於左側，用戶端接口位於右側） Striping, Reassembly, CRC24 2007年秋季刊 6
Table of Contents Feed for the Digital Edition of Xcell China 26 Xcell China 26 Avnet Selecting the Right Inteconnect Scaling Chip-to-Chip Interconnect Made Simple PCI Express and FPGAs Virtex-5 FPGA Techniques for High-Performance Data Converters Automated MGT Serial Link Tuning Ensures Design Margins Xilinx FPGAs Adapt to Ever-Changing Broadcast Video Landscape Reducing CPU Load for Ethernet Applications A High-Speed Serial Connectivity Solution with Aurora IP Serial RapidIO Connectivity Enhances DSP Co-Processing The NXP/PLDA Programmable PCI Express Solutions Create Memory Inteface Designs Faster with Xilinx Solutions Driving Home Multimedia Making the Most of MOST Control Messaging Leveraging HyperTransport on Xilinx FPGAs FPGA-Based Simulation for Rapid Prototyping Xilinx Spartan-3 DDR-400 Xilinx training courses Oct-Dec Excelpoint Xilinx Xcell China 26 Xcell China 26 - Xcell China 26 (Page 1) Xcell China 26 - Avnet (Page 2) Xcell China 26 - Avnet (Page 3) Xcell China 26 - Selecting the Right Inteconnect (Page 4) Xcell China 26 - Scaling Chip-to-Chip Interconnect Made Simple (Page 5) Xcell China 26 - Scaling Chip-to-Chip Interconnect Made Simple (Page 6) Xcell China 26 - PCI Express and FPGAs (Page 7) Xcell China 26 - PCI Express and FPGAs (Page 8) Xcell China 26 - PCI Express and FPGAs (Page 9) Xcell China 26 - Virtex-5 FPGA Techniques for High-Performance Data Converters (Page 10) Xcell China 26 - Virtex-5 FPGA Techniques for High-Performance Data Converters (Page 11) Xcell China 26 - Automated MGT Serial Link Tuning Ensures Design Margins (Page 12) Xcell China 26 - Automated MGT Serial Link Tuning Ensures Design Margins (Page 13) Xcell China 26 - Xilinx FPGAs Adapt to Ever-Changing Broadcast Video Landscape (Page 14) Xcell China 26 - Xilinx FPGAs Adapt to Ever-Changing Broadcast Video Landscape (Page 15) Xcell China 26 - Xilinx FPGAs Adapt to Ever-Changing Broadcast Video Landscape (Page 16) Xcell China 26 - Reducing CPU Load for Ethernet Applications (Page 17) Xcell China 26 - Reducing CPU Load for Ethernet Applications (Page 18) Xcell China 26 - Reducing CPU Load for Ethernet Applications (Page 19) Xcell China 26 - A High-Speed Serial Connectivity Solution with Aurora IP (Page 20) Xcell China 26 - A High-Speed Serial Connectivity Solution with Aurora IP (Page 21) Xcell China 26 - A High-Speed Serial Connectivity Solution with Aurora IP (Page 22) Xcell China 26 - A High-Speed Serial Connectivity Solution with Aurora IP (Page 23) Xcell China 26 - Serial RapidIO Connectivity Enhances DSP Co-Processing (Page 24) Xcell China 26 - Serial RapidIO Connectivity Enhances DSP Co-Processing (Page 25) Xcell China 26 - Serial RapidIO Connectivity Enhances DSP Co-Processing (Page 26) Xcell China 26 - Serial RapidIO Connectivity Enhances DSP Co-Processing (Page 27) Xcell China 26 - Serial RapidIO Connectivity Enhances DSP Co-Processing (Page 28) Xcell China 26 - Serial RapidIO Connectivity Enhances DSP Co-Processing (Page 29) Xcell China 26 - The NXP/PLDA Programmable PCI Express Solutions (Page 30) Xcell China 26 - The NXP/PLDA Programmable PCI Express Solutions (Page 31) Xcell China 26 - The NXP/PLDA Programmable PCI Express Solutions (Page 32) Xcell China 26 - The NXP/PLDA Programmable PCI Express Solutions (Page 33) Xcell China 26 - Create Memory Inteface Designs Faster with Xilinx Solutions (Page 34) Xcell China 26 - Create Memory Inteface Designs Faster with Xilinx Solutions (Page 35) Xcell China 26 - Create Memory Inteface Designs Faster with Xilinx Solutions (Page 36) Xcell China 26 - Driving Home Multimedia (Page 37) Xcell China 26 - Driving Home Multimedia (Page 38) Xcell China 26 - Driving Home Multimedia (Page 39) Xcell China 26 - Making the Most of MOST Control Messaging (Page 40) Xcell China 26 - Making the Most of MOST Control Messaging (Page 41) Xcell China 26 - Making the Most of MOST Control Messaging (Page 42) Xcell China 26 - Leveraging HyperTransport on Xilinx FPGAs (Page 43) Xcell China 26 - Leveraging HyperTransport on Xilinx FPGAs (Page 44) Xcell China 26 - Leveraging HyperTransport on Xilinx FPGAs (Page 45) Xcell China 26 - FPGA-Based Simulation for Rapid Prototyping (Page 46) Xcell China 26 - FPGA-Based Simulation for Rapid Prototyping (Page 47) Xcell China 26 - Xilinx training courses Oct-Dec (Page 48) Xcell China 26 - Excelpoint (Page 49) Xcell China 26 - Xilinx (Page 50)
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