Xcell China 27 - (Page 21) 技 術 專 欄 FPGA as Pre-Processor FPGA as Co-Processor 500 MHz 500 MHz 100 MHz 100 kHz C6416 Texas Instruments 100 kHz PowerPC 硬核嵌 入式處理器（用 於更複雜的任 務）。 FPGA 嵌入式 處理器提供的有 利條件允許將所 有非關鍵性操作 都合併到在嵌入 式處理器上運行 的軟件中，從而 盡量減少整體系 統所需的硬件資 源總量。 結論 另外，Xilinx 正在斥巨資提供一套包 羅萬象的高價值 IP、電路板和參考設 計，以涵蓋射頻卡和基帶應用中的諸多 關鍵方面，其中包括 FFT/iFFT、調制、數 字上下變頻和振幅因數縮小。 這一重點舉措的一個例子是開發針對 特定無線標準和 FPGA 架構優化的行業領 先的高性能 FEC 功能，如 Turbo 編碼器和 解碼器。正如我們在分析 3G LTE 延遲和 Turbo 解碼器流量要求時所示，FEC 功能 的硬件加速及其對系統架構的作用在現 代無線設備設計中是日漸緊要的當務之 需。 雖然一些專家級 DSP 處理器陸續以嵌 入式模塊的形式集成這類功能，但是， 從制定出符合新無線標準的 FEC 功能參 數到形成的嵌入式加速模塊出現在硅片 中，需要好幾個月。一旦實現了嵌入， 也還會有遺留的難題，偶爾還會有嵌入 式模塊中的功能並非都能按要求工作的 局面。同時，標準演化迅速，納入了一 些固定嵌入式模塊不能支持的新要求。 鑒於這些情況，設計人員需要靈活 性。他們希望有能力迅捷地開發和部署 FEC 之類複雜基帶功能，然後根據現場 試驗的反饋和標準化工作的進展去修改 這些功能。或許他們希望加入自己的專 有 IP，以便在市場上顯示其解決方案別 具一格。正因為是在這種情況下，設計 ESL C6416 Texas Instruments 圖 1 – FPGA 用作預處理器和協處理器的解決方案 DSP Data Transfer Latency (230 µs)* Antenna to Turbo Latency (100 µs) T decode1 decode2 decode50 MAC Latency (290 µs) TTI = 1 ms Implications for Turbo Decode (50-user example): Processing bandwidth available for Turbo Decode = 380 µs Throughput rate necessary = (576 bits × 50 users) / 380 µs = 75.8 Mbps Throughput rate without DSP transfer latency = (576 bits × 50 users) / 610 µs = 47 Mbps Data-transfer latency directly impacts cost and power dissipation. 軟件和 IP 的重 要性 圖 2 – 協處理數據傳輸延遲問題的 LTE 示例 例如，最新的 3G LTE 規範將傳輸時間 間隔 (TTI) 從 HSDPA 的 2 ms 和 WCDMA 的 10ms 縮短到了 1ms。這實質上是要求從 接收器一直到 MAC 層輸出之間的數據處 理時間短於 1,000 µsec。 如圖 2 所示，在運行速度為 3.125 Gbps 的 DSP 上使用 SRIO 端口（使用 8b/10b 編碼，Turbo 解碼功能需要 200 位 額外開銷）會造成 230 µsec 的 DSP 到 FPGA 傳輸延遲（也就是說 TTI 時段有將 近四分之一僅用來傳輸數據）。加之其 他預期延遲，為滿足這些系統時序所需 的 Turbo 編解碼器性能就是十分苛求的 50 個用戶 75.8 Mbps。 使用 FPGA 將 Turbo 編解碼器作為基本 上獨立的後處理器來處理，不僅可消除 DSP 延遲，還能節省時間，因為不需要以 高帶寬在 DSP 和 FPGA 之間傳輸數據。這 樣做可將 Turbo 解碼器的吞吐量降至 47 Mbps，讓您得以使用更多經濟的器件， 並且可以減少系統功率耗散。 另一項考慮是在 Xilinx FPGA 上是否 使用軟嵌入式或硬嵌入式處理器 IP 來卸 載某些系統處理任務，進而可能進一步 減少成本、功耗和占用空間。有了如此 大量的信號處理資源，就可以在 DSP 處 理器、FPGA 可配置邏輯塊 (CLB)、嵌入 式 FPGA DSP 模塊和 FPGA 嵌入式處理器 之間更好地劃分複雜功能（如基帶處理 中的複雜功能）。Xilinx 提供了兩種類 型的嵌入式處理器：MicroBlaze TM 軟核處 理器（常用於系統控制）和性能更高的 關鍵問題是如 何將這種潛在能 力全部釋放出來。您必須考慮需要用哪 些軟件對問題的複雜性進行抽象以及可 以使用哪些 IP，主要考慮可以用 FPGA 提 供最佳解決方案的關鍵部分。 Xilinx 致力於開發行業領先的工具 和體系，讓您能夠從比 HDL 工具（如 MATLAB 模型和 C 代碼）可提供的更高的 抽象層生成高效的 FPGA 實現。有了像 Xilinx System Generator for DSP 和 AccelDSPTM 綜合工具這樣的開發工具，您就可以盡 可能暢通無阻地完成從算法到硅片的過 程。 還有一個日益重要的工 具提供商體系，其產品通過 從 C/C++ 到邏輯門的設計流 程把開發提昇到了電子系統 級 (ESL)。ESL 設計工具的目 的是提供一種完備的系統級 方法，以便生成和集成硬件 加速功能以及控制這些功能 的處理器的控制代碼。 Product Specification Xilinx ESL Mainstream RTL Partner ESL Design and Verification Methodologies Above RTL MATLAB Modeling AccelDSP Focus • AccelDSP synthesis tool enables MATLAB to gates • Complements the broader "C-based" ESL flows AccelDSP M to Gates HDL Simulation HDL Modeling System Modeling Module Generation HDL Synthesis HDL Synthesis Algorithm Generation FPGA Platform Programmable - Memory - DSP - Embedded CPU *HLL - High Level Language 沒有哪一種高級語言或 軟件工具能適合當今複雜系 統中所見的所有不同單元。語言和設計 流程的選擇取決於客戶，有時取決於具 體的工程師。因此，Xilinx 開發了一套包 羅萬象的集成功能，以滿足客戶需求並 提供最佳設計環境（見圖 3）。 圖 3 – 系統級到 FPGA 設計流程 人員不應只考慮某提供商眼下提供的解 決方案組合，還應瞭解這些解決方案是 否容易修改以及該提供商能夠提供哪種 水平的支持和工具。 下一步（請點擊下列資料了解詳細內容:） • • 獲取關於 Xilinx DSP 工具流程和我們的體系合作伙伴的更多詳情 瞭解無線系統設計工程師可以使用的所有解決方案 2007年冬季刊 21 http://china.xilinx.com/products/design_resources/dsp_central/grouping/index.htm http://china.xilinx.com/esp/wireless.htm
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