Xcell China 27 - (Page 23) 技 術 長 廊 如 ，即 成 FPGA 大 DSP 的 。 的 FPGA 具有 用 器 DSP (MAC) 块， 550 MHz 的 处理 。 ， 到 在， 频 处理 需要 。 千 频 用的 数兆 处理所需的 全 。 ， PLD FPGA 元 用来处理 频 。 ， DSP 的 ，在 处理数 ； 如 的 样率，大 数 DSP 有 。其 ， 频 用所 其 用 大的 F P GA 。 ，用 DSP 样率 频 用 FPGA 有效 —— 成 用大 ， 有成 的 持。 ， 用 Synplicity 的 Synplify DSP 合 具， 具有大 样率 的 有效地映 到 FPGA 的用 DSP 块。 具 The MathWo r k s 的 的 M AT LA B Simulink 具。 用 用 块 或 有的 “M ” ，然 换成 R TL 。 块 用 单率 率 。 成 VHDL Verilog 码， 处理 化、 ， 到 Simulink 境 的块 （ 1）。 192 kHz。 换 ， 持 0-20 kHz 频率 的整 性。 持 所 的化 ， （ 2）。 疑， 频 样率 换器 在 FPGA 有 题： kHz 1. a. b. c. 的 题： 的最 所 的有效 耗在 ， 大 的 最 FPGA 化 的 d. 2. a. 化 题： 的 限制 化 性 b. FPGA c. d. 的 ， 换需要 要 靠所 换 的 样。 FPGA 频率 所 换 频率 的 大。 MATLAB/Simulink System Engineering 1 Design Algorithm Floating-Point Model 2 Fixed-Point Conversion Fixed-Point Model Quantization 4 Synthesis Design Implementation 3 Generate RTL (VHDL, Verilog) Target Folding / Retiming / Multi-Channelization FPGA/ASIC Specific Architecture RTL Code Synplify DSP and FPGA/ASIC Synthesis 1 – 在 MATLAB/Simulink 具 换成 RTL 码。 、 化 针 或 。Synplify DSP 化码 用 ： 样率 换 我 用 频 样率 换器 。 换器 样 率 换成 ， 的 极。 处理具有 样率的 需要 换器。 如，光 的 样率 44.1 kHz， 数 频 的 样率 48 kHz。 有数 换 ，用 样率 数 。数 频 用的 样率 光 料 失。 ， 样率 换。 处理 频 用的 样频率有 ， 的有 44.1 kHz、48 kHz、96 2 – 用 Synplify DSP 块 Simulink FDA 样率 换器。用 Simulink 块 元 具 的 块 2007年冬季刊 23
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