Xcell China 27 - (Page 26) 技 術 長 廊 Sp artan- 3A D S P F P G A 的 全 的电 ， 用 的 数 化映 到 Virtex-5 FPGA 的电 。 用 FPGA 的大 器 化。 器 大 用， 器或 L UT （ 表） 样 用光， 味着 用 器 易的著 。 然， 数 化 VHDL 或 Verilog ， 改电的 码 。 改 S yn p l i fy D SP 具 The M a th Wo r ks 的 标 M AT LAB/Simulink 。 块 的标 元 用 杂 。除 元， 包 、 FIR 或 IIR 器 杂 CORDIC 。所有 （包 Without Folding D Q D Q D Q clk Synplify DSP Folding (Optimizing Resource Utilization) With Folding clk * n D Q D Q D Q 6– 用 电 允 的最大 。然 数， 到 所需频率 ，Synplify DSP 8， （ 数 周 样频率周 ） 在 FPGA 的 。向 入电 考 虑到 （ 6）。 特 要的 ， 化 S im ulink 的 MATLAB 。 鉴， 化效 的 表 。Synplify DSP 块允 用 （ 除 关 ）、圆整（在 ）或饱 （在 ） 到 的 换。 ，即 成 RTL 码。 。 如，如 用 FFT 或 Viterbi 码器） 数化。 用户 ，或者 有的 VHDL 或 Verilog 码 成到 Simulink 。 用 Sy npl i fy D SP 单 率 率 。 用折 、 道 化或 针 或 化 码。 成的 RTL 码 的 用 码， 用用具 合。 FPGA 的最 ， Synplicity 荐 用其 Synplify Pro 合 具。 在 用 。 境的 ASIC 均 杂的 26 賽靈思中國通訊 27期
For optimal viewing of this digital publication, please enable JavaScript and then refresh the page. If you would like to try to load the digital publication without using Flash Player detection, please click here.