Xcell China 27 - (Page 31) 技 術 長 廊 ，我 FPGA 。 1 CoreConnect 写入 的 用 具套 V is u a l S i m X i l i n x 的 ， 2 、 、 。 考虑 我 用 样的 来研 Xilinx MPMC 器 制器 CoreCo n n ect 。P ow e rP C e 4 0 5 、 PCI 的指 道 制 制器。 器 ；S D R A M 用 用 CDMAC PCI 数 SDRAM。在 ， 制器 制器 持 在恒 。表 1 面向 1 的指 数 。 考虑的 • 的 性 • 成核 包 —— 率 否需要 性 到 有？ ： 1 – Xilinx Virtex-4 的 VisualSim ： CoreConnect 的 e405 e405 PowerPC？ •如 e405 PowerPC 频率 率的最 • 写 ？ • SDRAM 器/ • SDRAM 的 ？ 处理器/ 率的 ？ 用 器 器 制 器 写入 写入 2 – CoreConnect 400 ？ MHz，MPMC 或 CoreConnect （SDRAM ） CoreConnect 指 Hit_Ratio_Max Hit_Ratio_Mean Throughput_MIPs_Max Throughput_MIPs_Mean Utilization_Pct_Max Utilization_Pct_Mean 95.05 90.51 74.45 7.44 18.61 1.86 表 1–指 数 MPMC 指 94.98 94.98 7.44 7.44 1.86 1.86 数 97.37 97.37 0.16 0.16 0.04 0.04 数 96.23 90.62 1.69 0.17 0.42 0.04 分析 我在 512 Mb 的1.6-GHz Microsoft W indows XP (SP2 标) 。我 3 .0 ms ， 成 VisualSim 共 28 的墙 。 用 VisualSim 的标 元 4 天成 的 。 在 用 200-MHz MPMC 的 ，用 执的到 87.190 μs， 用 400-MHz Core- 2007年冬季刊 31
For optimal viewing of this digital publication, please enable JavaScript and then refresh the page. If you would like to try to load the digital publication without using Flash Player detection, please click here.