Xcell China 28 - (Page 40) 資 訊 脈 搏 Xilinx推出整體設計工具套件 ISE10.1突破性提升設計生產力、性能和功耗 一個統一的整體客戶解決方案為FPGA邏輯、嵌入式和DSP設計人員提供 快達兩倍的運行速度和快38%的性能 賽靈思公司 (Xilinx)剛推出ISE® Design Suite10.1版。這一統一的整體 解決方案為FPGA邏輯、嵌入式和DSP設計人員提供了賽靈思的整個設 計工具產品線，其中的設計工具具有完全的互操作能力。ISE Design Suite 10.1 版以平均運行速度快兩倍的特性極大地加快了設計實施速 度。因此設計人員可以在一天時間裡完成多次反復設計。新版本還 採用了SmartXplorer 技術，這一技術專門為解決設計人員所面臨的時 序收斂和生產力這兩大艱巨挑戰而開發。SmartXplorer技術支持在多 台Linux主機上進行分布式處理，可在一天時間裡完成更多次實施過 程。通過利用分布式處理和多種實施策略，性能可以提升多達38%。 SmartXplorer技術同時還為用戶利用獨立的時序報告監控每個運行實例 提供相應的工具。 第二代XPower提供更強的功率分析和優化功能 ISE Design Suite 10.1為用戶提供了在設計過程中盡早分析功率要 求的功能，同時還可以在設計過程中優化動態功率。 第二代XPower 功率分析工具提供了改善的用戶接口，按照模塊、結構層次、電源 軌和使用的資源分析功率更為容易，因此進一步增強了功率估算功 能。信息可以文本和HTML報告格式給出。與其它邏輯供應商提供的 靜態估算網頁相比，這是一項巨大進步，同時在提供準確的功耗信 息方面是一個飛躍。 ISE Design Suite 10.1提供了便捷全面的功率優化功能。利用集成的 “功率優化設計目標”功能，用戶可以簡單地一步完成功率優化流 程。通過映射和佈局布線算法的改進，對於採用 65nm Virtex®-5器件和SpartanTM-3 Generation FPGA的 設計動態功率平均可降低10%和12%。 PlanAhead Lite和基於策略的實施方法實現 終極生產力 ISE® FoundationTM 中PlanAhead Lite工具的應 用，為用戶提供了屢獲殊榮的PlanAhead 設計 和分析工具所擁有的強大佈局規劃和分析功能 的一個子集。免費提供的PlanAhead Lite採用了革 命性的PinAhead技術。這一直觀的解決方案旨在簡 化管理目標FPGA和PCB之間接口的複雜性。PinAhead 技術支持在設計較早階段智能實現引腳定義，從而避 免了通常在設計後期發生的與引腳佈局相關的修改。 ISE Design Suite10.1的推出還進一步簡化了確定最優實現設置的過 程。現在設計人員還可規定和設置自己獨特的設計目標，可以是性 能最大、優化器件利用、降低動態功耗、或者是實施時間最短。利 用這一資源面積優化策略，邏輯資源利用情況平均可節約10%。 嵌入式設計和DSP設計工具集成 為幫助用戶更快速地實現優化嵌入式和 DSP設計，ISE Design Suite 10.1 還對賽靈思 嵌入式和DSP工具進行了進一步的易用性 改進。例如統一的互操作性保證了用戶 可以在ISE Design Suite 10.1 容易地增添System Generator模塊。EDK 和 System Generator for DSP技術 之間不同工具的集成得到進一步增強，從而能夠為同時涉 及嵌入式和信號處理的更複雜FPGA SoC設計提供支持。 供貨情況 ISE Design Suite 10.1 包括 ISE Foundation、嵌入式開發套件 (EDK)、 System Generator for DSP、 AccelDSP TM 綜合工具、ChipScopeTM Pro 分析 儀和ChipScope Pro Serial I/O 工具、 PlanAhead設計和分析工具以及ISE 仿真器。用戶可以 通 過 購買 D V D或網 絡下載 方 式安裝領域專用的 DSP、嵌入式和邏輯設計產品。利用電子交付流程做為主要的產品提 供方法，因此用戶不僅可以獲得所購買的產品，還可以快速獲得賽靈 思其它設計工具的評估版本。有關ISE Design Suite 10.1的更多信息 ，請 訪問 www.xilinx.com/cn/ISE。 Xilinx 中 國 分 銷 商 5月 6月 6日深圳 5-6日上海 12-13日北京 19-20日上海 26-27日北京 26-27日深圳 25日北京 19-20日北京 廣泛聯合提供更好的驗證能力 ISE Design Suite 10.1還同時受益於賽靈思公司與業界領先的EDA供 應商之一Mentor Graphics公司的聯合協作。通過使用IEEE IP加密模型， ISE Design Suite 10.1的運行速度最快可達原來的兩倍。新的性能優化 BRAM， DSP和 FIFO仿真模型進一步將RTL仿真運行時間縮短了一倍。 Xilinx 2008年4-6月 FPGA 培訓課程 培訓課程 FPGA 設計基礎 面向性能的設計 利用PlanAhead設計 高級FPGA設計 利用Virtex-5 LX和LXT平台FPGA進行設計 設計LogiCORE PCI Express系統 CPLD設計基礎 嵌入式系統開發 利用System Generator 進行DSP設計 針對Xilinx FPGA的DSP設計技巧 培訓時間 1天 2天 2天 2天 1天 2天 1天 2天 2天 3天 4月 2日深圳 1-2日北京 10-11日深圳 17-18日深圳 24日北京 24-25日上海 22-23日北京 5日深圳 6-7日西安 8-9日北京、上海 12-13日深圳 15-16日北京 16日深圳 23日上海 19-20日上海 22-23日北京 22-23日深圳 26-28日深圳 28-30日北京 10-12日深圳 有關報名注意事項：請以電話 0086-755-86186718, 傳真：0086-755-86186700, 電子郵件：training@e-elements.com 登錄註冊 聯絡人：崔蓉 0086-755-86186718 86186719, training@e-elements.com 地址：深圳市南山區科技園清華信息港綜合樓605B 網址：www.e-elements.com 賽靈思 中國 ⁄ 香港代表處 歡迎各位作出反饋訊息和建議 傳真：(852) 2429-6772 電郵：xcell-china@xilinx.com 香港 上海 深圳 電話：(852) 2424 5200 電話：(86) 21-3318 4788 電話：(86) 755-8237 0015 傳真：(852) 2494 7159 傳真：(86) 21-6340 6108 傳真：(86) 755-2583 0986 電郵：ask-china@xilinx.com 電郵：ask-china@xilinx.com 電郵：ask-china@xilinx.com 更多的聯絡點請查詢：www.xilinx.com/cn 技術支持：www.xilinx.com/cn/support 40 賽靈思中國通訊 28期 http://www.xilinx.com/cn/ISE http://www.e-elements.com http://www.xilinx.com/cn http://www.xilinx.com/cn http://www.xilinx.com/cn/support
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