Firmware - Febbraio 2010 - N°49 - (Page 28)

inside di MARIANO SEVERI system on chip PSoC5 processori ARM ed architettura PSoC Con la nuova famiglia PSOC-5, Cypress unisce la potenza di calcolo dei processori ARM Cortex™-M3 con la flessibilità di una architettura programmabile N Figura 1: l’architettura interna di PSoc5 (serie CY8C52). el 2009 Cypress ha ampliato la propria offerta di dispositivi programmabili introducendo la nuova famiglia PSoC5, annoverata da EDN tra i cento migliori prodotti dell’anno dell’industria elettronica. Basati su CPU ARM® Cortex™-M3, i PSoC5 costituiscono una piattaforma ideale per applicazioni single-chip in grado di garantire moderne soluzioni e prestazioni di punta nell’ambito dell’acquisizione ed elaborazione dei segnali e dei sistemi di controllo. Accanto a periferiche standard come controller di nodo USB, I2C e CAN sono integrati nel dispositivo una sezione logica ed una analogica programmabili, risorse flessibili di routing e porte generalpurpose di I/O con diverse funzionalità. La facilità di progetto grazie alla disponibilità di tool di sviluppo di alto livello e di un’ampia libreria di componenti predefiniti consente una significa riduzione del time-tomarket; modificare le funzionalità o correggere bug richiede in genere il semplice aggiornamento del firmware e quindi può essere fatto anche piuttosto in avanti nel ciclo di sviluppo del prodotto. La serie PSoC5 comprende i dispositivi delle famiglie CY8C52, CY8C53, CY8C54 e CY8C55. La figura 1 mostra uno schema di principio della loro architettura comune. I dispositivi PSoC5 includono, come si vede, una CPU embedded, aree di memoria on-chip, una sezione digitale ed una analogica programmabile e alcune periferiche standard. Una CPU ARM La CPU è un processore ARM® Cortex™M3 con architettura Harvard; strutturato in una pipeline di tre stadi, ha una capacità di calcolo di 1.25 DMIPS/MHz ed una massima frequenza di lavoro di 40 MHz. Supporta uno spazio di indirizzamento di 4 GByte con bus multipli per accesso simultaneo alle memorie dati ed istruzioni ed alle periferiche. Implementa un insieme di istruzioni Thumb-2 e due stack; opera in modalità privilegiata od utente e di tipo thread o handler consentendo l’esecuzione su sistemi operativi multitasking di uno o più processi a livello utente. Integra un controller di memoria cache di tipo flash, un controller di interrupt vettorizzato ed un controller DMA con fino a 24 canali con uno o più descrittori, otto livelli di priorità per l’arbitraggio ed il supporto per transazioni illimitate o fino a 64 Kbyte. Sono previsti trasferimenti DMA di tipo semplice, auto repeat, ping pong, circolare, indicizzato, scatter-gather e packet queueing. L’area di memoria on-chip (nei dispositivi della serie CY8C52) include un banco SRAM di 64 KByte utilizzabile per la memorizzazione temporanea dei dati (il codice può essere eseguito da tale memoria), una EEPROM di capacità fino a 2 KByte ed una flash di 32 KByte per il firmware ed eventualmente i dati di configurazione; tale memoria flash on-chip supporta un

Tabella dei contenuti per la edizione digitale del Firmware - Febbraio 2010 - N°49

Copertina
Sommario
EDITORIALE
index book
TIPS’N TRICKS
EVENTS ZAPPING
MARKET NEWS
focus on
GIGA ETHERNET: LO STANDARD MESSO A NUDO
I PROCESSORI QORIQ DI FREESCALE
inside
PSOC5: PROCESSORI ARM ED ARCHITETTURA PSOC
TECNOLOGIA TOUCH-SENSE
skills
CARICABATTERIA USB CON ATMEGA
LA TRASMISSIONE CRIPTATA DEI DATI (parte prima)
COLDFIRE TCP/IP STACK
YOUTUBE NEI SISTEMI EMBEDDED
LA COERENZA DELLE INFORMAZIONI
LA GENERAZIONE AUTOMATICA DEL CODICE
NATIONAL SIMPLE SWITCHER
Farnell Linecard

Firmware - Febbraio 2010 - N°49